设计人员面临的问题是，使用 LVDS 连接 1.6 GSPS 的 12 位数据需要一个 800 MHz 双倍数据速率 (DDR) 接口和 12 条 LVDS 数据线——这在很大程度上被认为是使用 LVDS 可靠地关闭时序的实际上限FPGA 的接口。在大多数情况下，需要在模数 (ADC) 和 FPGA 之间使用两条 800-MSPS 总线 (400-MHz DDR) 的 2 解复用数据流来放宽时序要求。该方案以两倍的通道和两倍的电路板布线面积为代价。它还需要在电路板布线中紧密匹配所有差分对的布局，这导致电路板布局效率低下且臃肿。节省电路板空间对于太空有效载荷非常重要，因为每一盎司的发射成本都很高，而每平方毫米的电路板空间都非常宝贵。
    同时，数据转换器速度现已超过 LVDS 接口速率的能力，商用数据转换器行业已在很大程度上转向联合电子设备工程委员会JESD204B 串行接口标准。为了使空间有效载荷射频 (RF) 收发器的带宽提升到 LVDS 无法达到的水平，航天工业组件制造商将需要使用这种新的标准接口。
    什么是 JESD204B？
    JESD204B 使用 8 位/10 位编码数据接口通过差分通道将数据芯片串行化。这使得宽带通信设计人员正在寻求超越 LVDS 的下一个信号带宽水平取得突破，因为书面 JESD204B 规范的上限是 12.5-Gbps 通道速率。设计人员可以使用此通道速率将多个转换器聚合到一个通道中，或者可以采用多通道配置从一个数据转换器传输大量数据到 FPGA 或从 FPGA 传输大量数据。
    由于 JESD204B 不需要链路对之间的匹配走线长度，因此设计人员可以优化电路板布线以节省电路板空间并避免 LVDS 通常需要的额外布线，以便将短的直线走线与长的路径相匹配。JESD204B 规范内置了弹性缓冲以适应走线长度的变化。对于需要同步接收器的系统，JESD204B 允许使用分布式低频 SYSREF 信号的简单方法来实现多设备同步。
    完善 JESD204B 生态系统
    主要数据转换器供应商现在提供许多使用 JESD204B 标准的目录（非航天级）产品，目录 FPGA 供应商已经生产了跟上（并且在大多数情况下超过）当前数据速度能力所必需的 JESD204B 知识产权转换器。不幸的是，航天级 FPGA 的 SerDes 输入/输出 (I/O) 速度受到限制，这减缓了航天应用中从 LVDS 到 JESD204B 的过渡，因为整体系统带宽无法提高 LVDS 提供的带宽。迄今为止，SerDes 的速度小于 5 Gbps，这在 Microchip RTG4 和 Xilinx Virtex-5QV 系列航天级 FPGA 中都有。
    如果业界曾尝试在航天级组件中使用 LVDS 以超越 1.6 GSPS，则数据转换器和 FPGA 之间将需要超过 100 对匹配长度的差分连接。但是现在，有了 JESD204B，德州仪器ADC12DJ3200QML-SP等设备的数据量ADC 已经能够仅使用八个差分连接就达到了 6.4 GSPS。该器件通过以每条 12.8 Gbps 的速度运行八个 JESD204B SerDes 通道，实现了 6.4 GSPS 的 12 位数据输出。现在可以想象继续提高空间应用的数据转换器采样率，方法是扩展到更多差分连接、加速链路或两者兼而有之。这将使信号带宽和通过 RF 链路传输到卫星和从卫星传输的数据速率大幅增加。

    图 1显示了标准下的 SerDes 处理示例。模拟通道代表板上设备之间的高速数字数据信号。此处将其称为模拟通道，因为 12.8-Gbps SerDes 链路在电路板设计和阻抗匹配中被视为模拟或 RF 信号。如果未对链路给予此关注，则接收端的眼图将不会打开和对齐以进行正确捕获。JESD204B 发送器是 ADC 序列化后的输出数据，JESD204B 接收器是需要反序列化的 FPGA（图 1 中标记为“逻辑设备”）的输入。

    JESD204B数据处理图 1这个简化的 JESD204B 接口图显示了从 ADC 到 FPGA 的数字链路作为模拟通道，以反映电路板布局将信号视为模拟信号的需要。
    然而，将空间应用中的数据通信转移到 JESD204B 不仅需要空间级数据转换器，还需要空间级 FPGA，它们可以协同工作以提供更高水平的信号带宽。这些设备必须继续提供太空任务所需的闭锁和总电离剂量 (TID) 能力。
    幸运的是，这样的设备很快就会面世。为了支持完整的 JESD204B 生态系统，多家 FPGA 供应商宣布他们将发布具有更快 SerDes 速度并支持 JESD204B 的航天级 FPGA。例如，Xilinx 已宣布将在 XQRKU060 中将 Kintex UltraScale 类 FPGA 的一个版本过渡到太空级，其中 32 个 SerDes 收发器能够实现 12.5-Gbps 通道速率。图 2是连接到 Alpha Data 板的 ADC12DJ3200QML-SP 板的图片，Alpha Data 板包含用于 12.5-Gbps JESD204B 互操作性测试的 Xilinx XQRKU060。
    JESD204B图 2连接到Alpha Data 空间开发套件（绿色）的ADC12DJ3200EVMCVAL （红色）表明 JESD204B的空间级组件正可供设计人员使用。
    其他供应商也在效仿。NanoXplore 已宣布他们将提供空间级 FPGA，在 NG-LARGE 中具有 6.25-Gbps SerDes，在 NG-ULTRA 中具有 12.5-Gbps SerDes。Microchip 宣布将在其太空级RT PolarFire FPGA变体中支持 24 个 10 Gbps SerDes 收发器。
    如果没有适当的时钟解决方案将所有内容同步连接在一起，FPGA-ADC 系统将无法工作。诸如航天级时钟芯片 Texas Instruments LMX2615-SP 等设备现在可以提供高达 15 GHz 时钟频率的此功能。
    JESD204B辐射特性
    空间有效载荷设计人员在遇到重离子时需要了解使用 JESD204B 的设备的特性。尽管概率很低，但串行链路可能会被轨道上的重离子撞击打断。德州仪器 (TI) 在 2019 年核与空间辐射效应会议上发布了 JESD204B 接口的单事件效应表征。ADC12DJ3200QML-SP 的结果总结如下：
    串行链路总是从重离子撞击中自动恢复。
    串行链路的平均恢复时间为 1.3 ?s，坏情况下的测量值为 11 ?s。
    但请记住，这些只是一个示例设备的结果。每个都会有不同的结果，因此需要在波束下进行仔细的表征，以根据组件选择、屏蔽环境和运行轨道来确定总体误码率。如果重离子中断链路，则需要具有正确错误处理的符合 JESD204B 标准的接收器以实现快速恢复。
    现在，支持航天级组件中 JESD204B 接口的数据转换器、FPGA 和时钟设备已经面市，一个在太空应用该标准的生态系统已经建立。设计人员现在可以开始处理宽带卫星通信和雷达有效载荷中的下一代系统带宽。