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美信集成产品(maxim integrated products)公司近日推出一款高效费比、高性能时钟发生器——max9486，其输入参考时钟频率为8khz，适用于需要低抖动输出的adsl/vdsl局端线路卡、t1/e1、t3/e3和电信网络系统设备。 max9486采用17.664mhz的晶体和8khz输入参考时钟信号产生6个一致的35.328mhz缓冲lvttl输出，这些35.328mhz输出信号与8khz输入时钟信号完全同步。max9486有一个集成的17.644mhz vcxo，它的驱动范围很宽，因而输入参考达±200ppm。 max9486还提供低抖动的8khz时钟输出，供系统的其它部分当参考时钟用。该时钟发生器可自动检测8khz参考信号的有无，并将输出clk信号锁定在35.328mhz，精度±25ppm。 与该系列合成器系列的其它ic一样，max9486的输入时钟为8khz，并且在15mhz至78mhz范围内与多个缓冲输出频率同步。 max9486采用24引脚tssop封装，以单电源供电，正常工作温度范围在-40℃至+85℃。1000片以上采购时，美国fob起价6.14美
与内部arm核通信。dpll的功能有：(1)dpll中恢复导频信号的功能。为了保证收发时钟有固定的相位关系，在adsl中采用了插入导频的方法来传送和恢复时钟信号。发送器在发送数据的同时用64号子信道传送独立的导频信号，抽样时钟频率为2208khz，而导频信号的频率为276khz，恢复了导频信号后，利用锁相环锁住抽样时钟频率，从而实现时钟的恢复。(2)在pll中通过一个时钟源产生内部的所需时钟。其中内部所需时钟包括：cpu时钟、dsp时钟、各种算法的时钟等。pll锁相环的外界参考晶体的频率可以为：35.328mhz。在trellis编码和viterbi解码时，分别有一个误码计数器与之相连，当发生错误时，误码计数器加1，加到一定数值，就通过发送中断信号t_int5、r_int5通知内部arm核。 3 非对称数字用户环路收发器的片上系统芯片设计难点3.1 dsp算法设计及实现dsp算法是adsl收发器soc芯片的核心其工作的好坏直接影响整个芯片的性能而adsl收发器中涉及的dsp技术又非常复杂给设计增加了难度。dsp算法的设计首先要建立算法模型，以模型为基础进行算法设计，继而设计优化模型并
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