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摘要：介绍了采用altera公司的可编程器件epf10k10lc84-3实现iic总线的通讯接口的基本原理，并给出了部分的vhdl语言描述。该通讯接口与专用的接口芯片相比，具有使用灵活、系统配置方便的特点。 关键词：iic总线 cpld vhdl isp iic总线是philips公司开发的一种简单、双向、二线制、同步串行总线。它只需两根线（串行时钟线和串行数据线）即可在连接于总线上的器件之间传送信息。该总线是高性能串行总线，具备多主机系统所需要的裁决和高低速设备同步等功能，应用极为广泛。 目前市场上虽然有专用iic总线接口芯片，但是地址可选范围小、性能指标固定、功能单一、使用不方便。根据iic总线的电气特性及其通讯协议，采用altera公司的flex10k系列isp器件epf10k10lc84-3可以方便地实现iic总线的通讯接口，且具有高速、易调试、可以灵活地实现地在线配置等优点，同时大大地减少了系统的开发周期。 1 iic总线的数据传输规范 iic总线主从机之间的一次数据传送称为一帧，由启动信号、地址码、若干数据字节、应答位以及停止信号等组成。通讯启动时，主动发送一个启动信号（当scl线
据控制端c0和c1进行判断，如果是写周期，直接将输入的数据相应位进行异或后输出；如果是读周期，先生成伴随式s，然后判断s，用case语句执行相应的输出。需要强调的是在不需要输出的时候，要把输出端用高阻封住。vhdl源代码见本刊网络补充版（//www.dpj.com.cn）。 利用这个edac模块再辅以简单的外围电路就可以实现较强的edac功能，可以把这一部分整个电路都集成到fpga中。3 仿真结果 仿真环境：max+plus ii 10.0。 仿真模拟器件：flex 10k系列，epf10k10lc84-3。 信号功能说明见表3。表3 仿真信号说明信号名称功 能 说 明clk模拟cpu时钟，在该仿真中设定时钟频率为10mhzwrite模拟cpu发出的写信号read模拟cpu发出的读信号memw由edac电路发出的内存写信号，主要用于数据纠正后的回写high恒为高电平，提供芯片使能信号intedac电路检测到两个以上错误时发出的中断请求信号erredac检测到错误时发出的信号，构校验位产生一位错误时不产生该信号cbin[5..0]6位校验位输入dbin[15..016位数据位输入cbout[
igh speed ic hard-ware description language）是一种用于电路设计的高层次描述语言，具有行为级、寄存器传输级和门级等多层次描述，并具有简单、易读、易修改和与工艺无关等优点。本设计采用max+plus ⅱ 9.5 作为综合工具，对设计的vhdl程序进行调试和波形仿真。 在调试中，max+plus ⅱ生成所需要的i2c接口模块，如图7所示，表示了整个接口的外部结构。 其中各个管脚的意义如下： 在仿真中，选择epf10k10lc84-3 作为下载芯片来实现模拟仿真。当向存储器写数据时，串行时钟线和数据线得到图8所示的仿真波形。 当从芯片中读数据时，串行数据线和时钟线上得到的仿真波形如图9。 4结论 以上介绍了基于i2c总线协议的at24系列存储 器数据串并转换接口的vhdl设计，该接口是针对8位微处理器而设计的。基于fpga技术的基础上，把软件仿真、编译成功的程序，经jtag电缆下载到以上指定的芯片上，用89c51与设计的接口进行数据通信，通过硬件验证，能实现它应具备的功能，可在通信系统中
量，用一个进程（process）就可以实现。编程思路是：根据控制端c0和c1进行判断，如果是写周期，直接将输入的数据相应位进行异或后输出；如果是读周期，先生成伴随式s，然后判断s，用case语句执行相应的输出。需要强调的是在不需要输出的时候，要把输出端用高阻封住。 利用这个edac模块再辅以简单的外围电路就可以实现较强的edac功能，可以把这一部分整个电路都集成到fpga中。 3 仿真结果 仿真环境：max+plus ii 10.0。 仿真模拟器件：flex 10k系列，epf10k10lc84-3。 信号功能说明见表3。 表3 仿真信号说明 （1）写周期的仿真 图2所示仿真图中，275~500 ns仿真了一个写周期，数据输入是aa55，而校验位输出是00，通过验证是符合上面的设计逻辑的。 （2）读周期的仿真 在读周期的仿真中，我们模拟了以下四种情况。 ① 正确的读周期：出现在650~975ns，校验位、数据位都是正确值。 ② 数据位出现一位错误：图2中1.25~1.65 μs模拟了数据位产生一位错误的情况。数据正确的情况下应该是aa
据控制端c0和c1进行判断，如果是写周期，直接将输入的数据相应位进行异或后输出；如果是读周期，先生成伴随式s，然后判断s，用case语句执行相应的输出。需要强调的是在不需要输出的时候，要把输出端用高阻封住。vhdl源代码见本刊网络补充版（//www.dpj.com.cn）。 利用这个edac模块再辅以简单的外围电路就可以实现较强的edac功能，可以把这一部分整个电路都集成到fpga中。3 仿真结果 仿真环境：max+plus ii 10.0。 仿真模拟器件：flex 10k系列，epf10k10lc84-3。 信号功能说明见表 3。（1）写周期的仿真 图 2所示仿真图中，275~500 ns仿真了一个写周期，数据输入是aa55，而校验位输出是00，通过验证是符合上面的设计逻辑的。 （2）读周期的仿真在读周期的仿真中，我们模拟了以下四种情况。① 正确的读周期：出现在650~975ns，校验位、数据位都是正确值。② 数据位出现一位错误：图2中1.25~1.65 μs模拟了数据位产生一位错误的情况。数据正确的情况下应该是aa55，但现在d8位发生了错误，读入的数据变为ab55，可以看出数据已经被自动
邪门,10k10在protel中的sch引脚图与datasheet中的不一样(见图)!这真是邪门了，我用的是protel99，sch的库为软件自带的“altera asic.ddb/altera user programmable.lib”,其中有“epf10k10lc84-4(84)”的引脚排列，见图中中间部分。而我在maxplus中选择的epf10k10lc84-3的引脚排列与其“严重”不同！见图中上边缘绿色文字所指示的列。我又到altera网站下载了epf10k10的pin-outs，对比了一下，与maxplus中的基本相同，见图中上边缘绿色文字所指示的列。（粉色文字是表面上不一样，实际是复用口）这是不是说明两个可能：1、protel错了；2、altera在10k10的生命历程中改了它的引脚排列。两种可能都有点不该出现！请见识多的先学能消除一下我的困惑。注：标注“---xx”，没有字母说明的引脚是maxplus自动分配为输入输出的。 * - 本贴最后修改时间：2006-4-19 17:06:52 修改者：fzww
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