JK 触发器
　　以下讨论假设正逻辑 - 具有高电平有效输入的逻辑 1。
　　字母 J 和 K 来自其发明者 Jack Kilby 的首字母缩写。

　　JK触发器消除了SR触发器真值表的不确定性。图 1显示了 JK 触发器的构建模块。

　　图 1.JK触发器。
　　JK 触发器由一个 SR 触发器和两个添加的与门（A1 和 A2）组成。A1接收数据输入J和输出Q?。A2接收数据输入K和输出Q。
　　表 1显示了 J 和 K 的四种可能组合。由于 J 和 K 的每个分组都有 Q 的两种可能状态，因此该表有八行。该表还显示为每个输入组合计算的 S 和 R 输入。Q n +1 列来自 S 和 R 输入以及 SR 触发器的真值表。一列突出显示了 Q n +1 的终条件。

　

　　表 1. JK 触发器的真值表。
　　表2的真值表是表1的总结。

　

　　补充
　　（切换）
　　表 2. JK 触发器的汇总真值表。
　　我们可以看到，真值表与 SR 触发器对应的真值表类似，除了输入 Jn = 逻辑 1、Kn = 逻辑 1，其中输出 Qn+1 改变状态（如果是逻辑 0，则变为逻辑 0）逻辑 1，如果是逻辑 1，则变为逻辑 0），从而消除了歧义。
　　必须注意的是，如前一篇文章所述，在应用时钟脉冲时会出现这些输出。

　　JK 触发器的替代构建模块

　　图 2显示了 JK 触发器的另一个构建模块。

　　图 2. JK 触发器的替代构建块。
　　此配置使用 SR 触发器的构建块，但向 NAND 门 N3 和 N4 添加了一个输入，提供来自 N1 和 N2 输出的反馈。
　　然而，存在一个与中脉冲的快速传播速度相关的称为竞争条件的问题。如果时钟在足够长的时间内保持高电平，这种情况可能会在输出处产生不明确的值。与反馈连接串联的延迟线可以解决问题，但这并不实用，并且有更好的解决方案。
　　当为触发器计时的脉冲宽度大于触发器的传播延迟时，输出处的状态变化是不可靠的。传播延迟通常很小，并且出现竞争情况的可能性相当高。
　　具有预设和清除输入的 JK 触发器

　　经常需要将触发器清除为逻辑 0 状态 (Q = 0) 或将其预设为逻辑 1 状态 (Q = 1)。

　　图 3中与非门 N1 和 N2 的两个附加输入设置 JK 触发器的初始状态。
　　图 3.具有预设和清除输入的 JK 触发器。
　　清零操作使输出 Q 变为逻辑低电平。实现这一目标需要将清除输入 Cr = 逻辑 0 和预设输入 Pr 设置为逻辑 1。当 Cr = 逻辑 0 时，N2 的输出为 Q? = 逻辑 1，反馈至 N1 输入。如果 Ck = 逻辑 0，则 N3 的输出为逻辑 1。在这种情况下，N1 的所有输入均为逻辑 1，其输出 Q = 逻辑 0。
　　要将输出设置为逻辑高电平，清除输入 Cr = 逻辑 1，预设输入 Pr = 逻辑 0，然后 N1 的输出为 Q = 逻辑 1。检查电路的其余部分，我们看到 Q = 逻辑 1返回到 N2 输入，并且由于 Ck = 0，N4 的输出为逻辑 1。因此，N2 的所有输入均为逻辑 1，其输出为 Q? = 逻辑 0，正如预期的那样。
　　预设和清除数据不与时钟同步，而是在时钟脉冲之间应用，即当Ck=0时。
　　要启用触发器，请在下一个脉冲出现之前将输入 Pr 和 Cr 保持为逻辑 1。输入 Pr = Cr = 逻辑 0 导致不确定状态。
　　表 3显示了该器件的真值表。

　

　　（切换）
　　X = 任意值
　　表 3.具有预设和清除输入的 JK 触发器的真值表。
　　请注意，表 3的“启用”部分与表 2中所示的输出相匹配。

　　具有预设和清除输入的 JK 触发器的逻辑符号

　　图 4显示了具有预设和清除输入的 JK 触发器的逻辑符号。
　　图 4.具有预设和清除输入的 JK 触发器的逻辑符号。
　　JK主从触发器
　　分析 JK 主从配置很有趣，因为这是克服竞争条件的一种方法。

　　图 5显示了两个 JK 触发器的级联。个触发器是主触发器，第二个触发器是从触发器。主站的输出馈送从站的输入，从站的输出馈送主站的输入。

　　图 5.JK主从触发器。
　　从触发器的时钟是主触发器时钟的补充。
　　主从触发器是脉冲触发的。时钟脉冲 Ck = 逻辑 1 使能主触发器并禁用从触发器。因此，主触发器会改变状态（遵循表 2中所示的 JK 触发器真值表），但从触发器不能改变状态，从而在 Ck=逻辑 1 时保持 Q 恒定，从而避免竞争问题。
　　时钟脉冲 Ck = 逻辑 0 禁用主触发器并启用从触发器。因此，从触发器根据其 J 和 K 输入处的逻辑状态改变状态。
　　主触发器将其内容传输到从触发器，并且被禁用的主触发器获取新的输入而不影响输出。
　　总而言之，当 Ck= 逻辑 1 时，输出 Q 不会改变，而当 Ck= 逻辑 1 时，QM 根据 JK 触发器真值表跟随输入；当脉冲结束时，Q 根据 QM 的值而变化。
　　D（延迟）触发器
　　该触发器具有单个输入 (D)，其工作原理是当时钟脉冲出现时，输入处的信息会传输到输出 Q，充当 1 位延迟器件。表4给出了其真值表。

　　表 4. D 触发器的真值表。
　　从表 4中我们可以看到，当时钟脉冲出现时，输入会传输到输出，而不管输出之前的状态如何。这就是为什么可以制作简化的真值表（表 5）。

　

　　表 5. D 触发器的汇总真值表。

　　实现 D 触发器的一种方法是向 JK 触发器添加一个反相器，以便输入 K 是输入 J 的补码，如图6所示。

　　图 6.AD触发器。
　　我们可以从表2中的JK真值表中推导出表5中的D触发器真值表。

　　实现D触发器的另一种方法是用SR触发器替换图6中的JK触发器，如图7所示。通过这种配置，它也可以用作锁存器。

　　图 7.D触发器的另一种配置。
　　在这种配置中，S和R永远不可能具有相同的逻辑状态，因此不可能出现模糊状态S=S=逻辑1，满足表5中的真值表。

　　图 8显示了 D 触发器的逻辑符号。
　　图 8.D触发器的逻辑符号。
　　T触发器
　　该触发器（称为 T 表示“切换”）与 D 触发器一样，从单个输入接收信息，有助于构建逻辑算术单元。
　　当 T 触发器的输入 T 为逻辑高电平时，T 触发器会随每个时钟脉冲改变状态。如果 T = 0，则输出状态没有变化。
　　表 6显示了 T 触发器的真值表。

　　

　　表 6. T 触发器的真值表。

　　请注意，输出仅在时钟信号的有效边沿改变状态。图 9显示了 T 触发器的电路配置。这种布置将 JK 触发器的 J 和 K 输入连接在一起。

　　图 9. AT 触发器。

　　图 10显示了 T 触发器的逻辑符号。

　　图 10. T 触发器的逻辑符号。
　　商用 CMOS JK 触发器

　　作为商用 JK 触发器的说明，图 11显示了 Fairchild CD4027BC（具有置位和复位功能的 CMOS 双 JK 主/从触发器）的逻辑图。

　　图 11. Fairchild CD4027BC的逻辑图  。
　　根据 Fairchild 的数据表，“CD4027BC 双 JK 触发器是单片互补 MOS (CMOS) 集成电路，采用 N 沟道和 P 沟道增强模式构建。每个触发器具有独立的 J、K、置位、复位和时钟输入和缓冲 Q 和 Q? 输出。”
　　关于 CMOS JK、D 和 T 型触发器
　　JK 触发器的性能与 SR 触发器类似，但禁止的组合 S = R = 逻辑 1 – JK 触发器允许两个输入均为逻辑 1，这使得触发器输出随每个时钟脉冲切换。
　　主从触发器消除了竞赛难度。这种类型的触发器以级联配置组合了两个 JK 触发器。一个JK触发器为主，另一个为从。该电路还包括一个。
　　D 型触发器可用于向数据路径引入延迟。
　　T 型触发器具有单个数据输入，并充当切换，随着每个时钟脉冲改变状态。
　　数字 CMOS IC 系列中提供触发器。